`define half_cycletime 7000
`timescale 1 ps/1 ps

module lab2_cir_timesim;
   reg GSR, GTS;
   reg [7:0] IN;
   reg       E, R, CLK;
   wire [7:0] OUT;
   
FPGA_TOP fpga_top(
.PHY_AUTOENA(), .VE_BLANK_B(), .VE_SCRESET(), .ACE_MPWE_B(), .VE_RESET_B(), .PHY_LEDENA(), .VD_CHAN1_I2C_CLOCK(), .RAM_WE(), .PHY_MDDIS(), .PHY_FDE(), .VE_PAL_NTSC(), .AP_SDATA_OUT(), .
AP_PC_BEEP(), .AP_RESET_B(), .ACE_MPOE_B(), .VE_VSYNC_B(), .VE_CLOCK(CLK), .PHY_MDIO(), .VE_SCLK(), .RAM_CLK(), .VE_HSYNC_B(), .PHY_MDC(), .AP_SDATA_IN(), .PHY_RESET(), .VD_RESET_B(), .VE_SDA
(), .PHY_BYPSCR(), .ACE_MPCE_B(), .VD_CHAN1_I2C_DATA(), .VD_CHAN1_ISO(), .PHY_LEDCLK(), .AA_MUTE(), .ACE_MPIRQ(), .RAM_CAS(), .PHY_MDINT(), .PHY_PWRDN(), .PHY_LEDDAT(), .AP_BIT_CLOCK(), .
RAM_CS(), .ACE_MPBRDY(), .RAM_DQML(), .RAM_DQMH(), .VD_CLOCK(), .RAM_RAS(), .RAM_CLKE(), .AP_SYNC(), .PHY_LED0_(), .PHY_RX_ER_(), .RJ45_TLC(), .PHY_RX_DV_(), .SEG8_(), .SW10_(), .VD_CHAN1_LLC
(), .SW({ 4'b1, ~R, 2'b10, ~E }), .SEG7_(), .SEG6_(), .PINOUT_LEFT_CLOSE(), .PHY_CRS_(), .PHY_COL_(), .PINOUT_RIGHT_CLOSE(), .SEG5_(), .SEG_COM_(), .SEG4_(), .SEG3_(), .RJ45_BRC(), .LED(), .SEG2_(), .SEG1_(), .PHY_RXD3_(), .
PHY_RXD2_(), .SEG_PT_(), .PHY_RXD1_(), .RJ45_BLC(), .PHY_RXD0_(), .PINOUT_TOP_CLOSE(), .PHY_TXD3_(), .PHY_TRSTE_(), .VE_P(), .PHY_TXD2_(), .PHY_TX_CLK_(), .PINOUT_LEFT_FAR(), .PHY_TXD1_
(), .VD_CHAN1_DATA(), .PHY_TXD0_(), .PINOUT_TOP_FAR(), .PINOUT_BOTTOM_FAR(), .PHY_CFG_(), .PINOUT_BOTTOM_CLOSE({ 12'bz, OUT }), .RAM_DQ(), .RAM_A(), .RJ45_TRC(), .PINOUT_RIGHT_FAR(), .PHY_RX_CLK_(), .
PHY_TX_ER_(), .SW9_(~IN), .PHY_LED3_(), .PHY_ADD_(), .ACE_MPD(), .PHY_LED2_(), .RAM_BA(), .ACE_MPA(), .PHY_LED1_(), .PHY_TX_EN_(),
.GSR(GSR), .GTS(GTS));

   always
     begin
	 #(`half_cycletime) CLK = ~CLK;
     end

   initial
     begin
	CLK = 1'b1;
	R = 1'b1;
	E = 1'b0;
	IN = 8'h01;
	GSR = 1'b1;
	GTS = 1'b0;
	
	#(`half_cycletime * 2);//2.5 clock cycles
	
	GSR = 1'b0;
	
	#(`half_cycletime * 5);//2.5 clock cycles
	
	R = 1'b0;
	E = 1'b1;
	
	#(`half_cycletime * 40);//20 clock cycles
	
	IN = 8'h12;
	
	#(`half_cycletime * 40);//20 clock cycles
	
	E = 1'b0;

	#(`half_cycletime * 8);//4 clock cycles	

	
     end
   
endmodule